山东大学电子设计自动化(EDA)硬件实验-实验8 设计一个十进制加法计数器

一:实验要求

使用设计的分频器的输出信号作为计数器的时钟输入，再利用实验二中设计的七段显示译码器显示计数值。

二:  实验仪器与器材

1.EDA 开发软件

2.微机

3.实验开发系统

4.打印机

5.其他器件与材料

三:实验内容:

1.源文件:

LIBRARY IEEE;
USE IEEE.STD_LOGIC_1164.ALL;
USE IEEE.STD_LOGIC_ARITH.ALL;
USE IEEE.STD_LOGIC_UNSIGNED.ALL;
ENTITY jishuqi IS
PORT(IN_CLK1:IN STD_LOGIC;
DATAOUT2:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)
);  
END ENTITY;
ARCHITECTURE ONE OF jishuqi IS
COMPONENT MY_CLK
PORT(IN_CLK:IN STD_LOGIC;
OUT_CLK1:OUT STD_LOGIC;
OUT_CLK2:OUT STD_LOGIC);
END COMPONENT;
COMPONENT QIDUANYIMA
PORT(
A:IN STD_LOGIC_VECTOR(3 DOWNTO 0);
DATAOUT:OUT STD_LOGIC_VECTOR(6 DOWNTO 0)
);
END COMPONENT;
COMPONENT JISHUQI10
PORT(EN:IN STD_LOGIC;
TO0:IN STD_LOGIC;
CLOCK:IN STD_LOGIC;
OUT10:OUT STD_LOGIC_VECTOR(3 DOWNTO 0);
CO:OUT STD_LOGIC);
END COMPONENT;
SIGNAL NET1:STD_LOGIC;
SIGNAL NET2:STD_LOGIC_VECTOR(3 DOWNTO 0);
BEGIN
U1:MY_CLK PORT MAP(IN_CLK=>IN_CLK1,OUT_CLK1=>NET1);
U2:JISHUQI10 PORT MAP(EN=>'1',TO0=>'1',CLOCK=>NET1,OUT10=>NET2);
U3:QIDUANYIMA PORT MAP(A=>NET2,DATAOUT=>DATAOUT2);
END ARCHITECTURE ONE;

2.编译情况

3.引脚配置:

4.仿真波形图:

无